令和6年度 秋期 エンベデッドシステムスペシャリスト試験 午前Ⅱ 問11

テクノロジハードウェア

この問題は2024(R6)秋 エンベデッドシステムスペシャリスト 午前IIに出題されたものです。出題時点の法令・制度に基づく内容のため、現行の内容と一致しない場合があります。

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図の全加算器において，Xに当てはまる論理ゲートとして，適切なものはどれか。
ここで，HAは半加算器，入力のC0は，下位の桁からの桁上がり信号を表す。

全加算器の論理回路図
図の説明テキスト

半加算器を用いた全加算器の論理回路図。左側に入力端子A、B、C0があり、右側に出力端子S（和）、C1（桁上がり）がある。図中には2つの半加算器（HA）と1つの空欄の論理ゲート（X）が配置されている。入力AとBは1つ目のHAに入力される。1つ目のHAの出力Sと入力C0は2つ目のHAに入力される。2つ目のHAの出力Sが全体の出力S（和）となる。一方、1つ目のHAの出力Cと2つ目のHAの出力Cはともに論理ゲートXに入力され、その出力が全体の出力C1（桁上がり）となる。

解答・解説を読む

正解: 選択肢エ

全加算器は、2つの入力ビットと下位からの桁上がり入力の合計3ビットを加算し、和（SS）と上位への桁上がり（CC）を出力する論理回路です。全加算器は、2つの半加算器（HA）と1つの論理ゲートを用いて構成することができます。

1段目の半加算器（HA1）は、2つの入力ビットを加算し、和（S1S_1）と桁上がり（C1C_1）を出力します。
2段目の半加算器（HA2）は、HA1の和（S1S_1）と下位からの桁上がり（C0C_0）を加算し、最終的な和（SS）と桁上がり（C2C_2）を出力します。

最終的な上位への桁上がり出力は、HA1またはHA2のいずれかで桁上がりが発生した場合に 1 となります。（HA1とHA2で同時に桁上がりが発生することはありません。）
したがって、2つの半加算器からの桁上がり出力（C1C_1 と C2C_2）の論理和をとる必要があるため、Xに当てはまる論理ゲートは OR ゲートとなります。

各選択肢の解説

  • ア（AND）: 論理積です。両方の入力が 1 の場合のみ 1 を出力するため、誤りです。
  • イ（NAND）: 否定論理積です。ANDの出力を反転させたものとなるため、誤りです。
  • ウ（NOR）: 否定論理和です。ORの出力を反転させたものとなるため、誤りです。
  • エ（OR）: 論理和です。いずれかの入力が 1 であれば 1 を出力するため、正解です。